Fraunhofer-Verbund Mikroelektronik in Kooperation mit den Leibniz-Instituten FBH und IHP
Fraunhofer-Verbund Mikroelektronik in Kooperation mit den Leibniz-Instituten FBH und IHP

Beispiele für Europaweit einzige 150 mm Forschungs- und Entwicklungsplattform für 4H-SiC-Bauelemente

Monolithisch integrierter Lasttrennschalter in JFET-basierter SiC-Technologie

© Fraunhofer IISB
Kompletter 6‘‘ SiC Wafer mit hergestellten monolithisch integrierten Lasttrennschalter-Bauelementen.
© Fraunhofer IISB
„SiC-DCBreaker“ Chip nach dem Vereinzelungsprozess
© Fraunhofer IISB
Gemessene Ausgangskennlinie einer Variante der hergestellten Lasttrenn-schalter–Bauelemente. Der Lasttrenn-schalter führt zu jedem Zeitpunkt den kompletten Laststrom. Nach dem Überschreiten des Auslösestroms wechselt das Bauelement von selbst umgehend in den Sperrbetrieb. Es ist keine externe Beschaltung notwendig. Einzige Voraussetzung ist, dass die Zwischenkreisspannung innerhalb des Sperrfensters liegt.
  • Erste monolithisch integrierte Realisierung des „dualen Thyristors“ in 4H-SiC JFET Technologie mit Potential für Großvolumenfertigung
  • Selbstversorgte, selbstauslösende und selbsthaltende halbleiterbasierte Sicherung für DC-Netze und Anwendungen der E-Mobilität
  • Die entwickelte Topologie ermöglicht Skalierbarkeit von Auslösestrom und Sperrspannung für anwendungsspezifische Anforderungen

Kooperationen:

  • BMBF-gefördertes Projekt „SiC-DCBreaker“03INT501BC
  • Eigenforschung des IISB

Veröffentlichungen:

  • Boettcher N, Erlbacher T (2021): A Monolithically Integrated Circuit Breaker,  in IEEE Electron Device Letters ( Volume: 42, Issue: 10, Oct. 2021). doi: 0.1109/LED.2021.3102935.
  • Boettcher N, Erlbacher T (2020): Design Considerations on a Monolithically Integrated, Self Controlled and Regenerative 900 V SiC Circuit Breaker, in 2020 IEEE Workshop on Wide Bandgap Power Devices and Applications in Asia (WiPDA Asia). doi: 10.1109/WiPDAAsia49671.2020.9360279.
  • Huerner A, et al. (2017): Monolithically Integrated Solid-State-Circuit-Breaker for High Power Applications, in ICSCRM, Materials Science Forum Vol. 897, 2017. doi: 10.4028/www.scientific.net/msf.897.661

Weiterführende Informationen

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Laterale SiC-Leistungstransistoren in Integrierten Schaltungen (SiC HV-CMOS Technologie)

© Fraunhofer IISB
Elektrische Feldstärke im schematischen Querschnitt des lateralen SiC-Leistungsbauelement für integrierte Schaltungen.
© Fraunhofer IISB
Ergebnisse der Strom-Spannungsmessung im Sperrzustand.
© Fraunhofer IISB
Widerstand im Durchlasszustand als Funktion der Durchbruchspannung. Das Diagramm zeigt die simulierten Werte für unterschiedliche Dosierungen der RESURF Schicht.
  • Kommerzialisierbarer Hochvolt RESURF n-LDMOS Transistor, integriert in eine hochtemperaturfähige (> 300°C) 1P2M 20V 4H-SiC CMOS-Technologie
  • Nur ein zusätzlicher Implantationsschritt ermöglicht das Einbringen einer Ladungskompensationsschicht in den LDMOS-Transistor, wodurch eine höhere Durchschlagsspannung ermöglicht wird.
  • Erhöhte Robustheit des Transistors im Sperrzustand und gleichzeitige Verringerung des RON durch eine RESURF-Dosis von 6*1012cm-2  und eine Implantationstiefe von 1 µm
  • Modellbildung und Simulation zur Abbildung im PDK

Kooperationen:

  • DFG-gefördertes Projekt „Ladungskompensation in 4H-SiC“ ER 755/1-2.
  • ECSEL/BMBF-gefördertes Projekt „IRel 4.0“
  • Industrie- und Forschungskooperationen

Veröffentlichungen:

  • Weisse J, et al. (2020): RESURF n-LDMOS Transistor for Advanced Integrated Circuits in 4H-SiC, in IEEE Trans. Electron Dev. 67 (2020) 3278-3283. doi: 10.1109/TED.2020.3002730
  • Albrecht M et al. (2020): An Iterative Surface Potential Algorithm Including Interface Traps for Compact Modeling of SiC-MOSFETs, in IEEE Trans. Electron Dev. 67 (2020) 855-862. doi: 10.1109/TED.2020.2967507
  • Weisse J, et al. (2019): Aluminum acceptor activation and charge compensation in implanted p-type 4H-SiC, in AIP Advances 9 (2019) 055308. doi: 10.1063/1.5118666

Weiterführende Informationen:

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